CMOS nano-wire communication


Researchers : Mensink, E., Schinkel, D.

Supervisor(s) :

Project Duration : december 2002 - 2006


Project Description

Keywords:
On-chip data communication, CMOS, IC Technology, Nano-scale integration, Gigascale integration, Interconnect, Transmission lines, modulation, demodulation, multi-level signals, multi-carrier signals, mixed analog-digital circuit design, Application Specific ICs (ASIC)

See: Integrated Circuit Engineering, http://www.ice-corp.com/guest/posters.htm Figure 1: Cross-section of a typical industrial CMOS IC showing transistors (poly gate and S/D diffusion at the bottom) and 7 levels of metal wiring with various thickness, for interconnections between the transistors. On the one hand, there is a strong economical motivation to shrink down metal sizes, but on the other hand thin "nano-wires" have limited data-transmission capacity (number of bits per second). Using mixed analog-digital IC techniques, the data capacity of these wires can be increased significantly at the cost of additional transistors. As transistors become relatively cheaper and cheaper compared to wires, such techniques become more effective as IC technology scales down in the nanometer regime.

1 SUMMARIES

1.1 Summary of Research Proposal

Since the seventies, CMOS IC technology features continuously down shrinking transistor dimensions, bringing us the fast complex chips required for a wide range of communication and multi-media applications. While transistors still become faster when CMOS Technology scales down into the nanometer region, wires DO NOT, mainly because of the drastic increase in the resistance of the thin nano-wires. Hence, on-chip data communication is becoming a key speed and power consumption bottleneck in new generations of CMOS ICs, even in optimistic scenarios. While others are searching solutions in the technological field, we propose to introduce mixed analog/digital data communication techniques by using specially designed modems and data lines. In this way the data transmission capacity of on-chip nano-wires can be increased significantly (more bits per second) at the cost of additional transistors used for high performance line drivers/receivers and modems. As transistors consume ever smaller chip area compared to wires, this approach fits well to the CMOS IC Technology trend. On the other hand, current modems take far too much area and power to be practical even in downscaled future technologies. Hence innovative solutions, taking into account the embedded IC design boundary conditions.

1.2 NL Samenvatting Onderzoeksvoorstel

De CMOS IC-technologie heeft ons sinds de jaren zeventig chips met steeds maar kleinere transistorafmetingen gebracht. Daardoor zijn snelle complexe chips mogelijk die voor een breed scala aan communicatie- en multi-media toepassingen worden gebruikt. Hoewel transistoren nog steeds sneller worden door nieuwere technologiŽn met kleinere componentafmetingen, geldt dit NIET voor de draden die deze transistoren moeten verbinden. Dit komt vooral door de drastische toename van de weerstand van dunne nano-wires. Datacommunicatie op chip wordt dan ook steeds meer een nijpende bottleneck voor de snelheid en vermogensdissipatie van nieuwe generaties CMOS ICs, zelfs in optimistische scenarios. Waar anderen naar technologische en digitale systeem-architectuur-oplossingen voor dit probleem zoeken, stellen wij voor om gemengd analoog-digitale communicatie technieken voor nano-wires te introduceren, en daarvoor speciale integreerbare modems en datalijnen te ontwerpen. Op deze wijze kan de datacapaciteit van de nano-wires signficant vergroot worden (meer bits per seconde) ten koste van extra transistoren. Omdat transistoren relatief steeds minder plaats innemen t.o.v. draden, past deze aanpak goed bij de CMOS IC trend. Gangbare modems vragen echter veel te veel chipoppervlak en dissiperen teveel vermogen om praktisch toegepast te worden voor nano-wire communicatie. Daarom zijn innovatieve oplossingen nodig om tot praktisch bruikbare oplossingen te komen, die voldoen aan alle cruciale randcondities voor veelvoudige integratie op chip.